【FPGA教程案例22】基于FIFO核的可控任意长度延迟器设计

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1.软件版本

vivado2019.2

2.本算法理论知识

       在课程【FPGA教程案例4】基于vivado核的FIFO设计与实现,我们学习了FIFO核的使用,在本课题中,我们将通过FIFO核实现一个可控的任意延迟系统。

(以下内容和课程4案例相似)

       FIFO模块是FPGA芯片中的重要存储单元。在FPGA中,FIFO可以通过块状RAM或者可编程逻辑模块LUT构成。其中,块状RAM为FPGA内部自带的存储模块,其使用不消耗FPGA的可编程逻辑块,而通过可编程逻辑模块LUT构成的RAM,其实现是通过多个LUT来构成的。

       FIFO的工作流程分为写入FIFO和从FIFO读取两个部分。在数据写入过程中

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