时序逻辑电路设计与仿真

一、实验目的

1、掌握时序逻辑电路的设计方法;

2、掌握基于 QuartusII 集成开发环境的时序逻辑电路设计流程;

3、熟练掌握VerilogHDL语言;

4、熟练掌握 DE2-115 开发板的使用方法;

二、实验任务及要求

1.任务一:计数器设计与仿真

设计一个模 200 的二进制加法计数器并在 quartusII5.1 中仿真。

2.任务二:分频器设计与仿真

设计并实现偶数分频器,对开发板上的 50Mhz 时钟分频,得到一个5MHz 的时钟。

3.任务三:实现一个带有闪烁功能的共阳极七段数码管的显示译码控制电路(在 1 个数码管上动态循环显示 0~F,每个数字显示时间为 1s)

三、实验原理与步骤

任务一

(1) 步骤:

①编写Verilog HDL语言,实现模200的二进制加法计数器;

②编译,编译成功后建立仿真波形文件,并调整波形文件尺度,直至波形窗口的竖直虚线出现;

③按格子给各输入赋值,计数结果用Unsigned Decimal显示,并保存仿真波形文件;

④执行仿真命令,观察得到的输出的值,进行逻辑分析;

⑤任务一完成,此时可关闭工程。

(2)源程序代码

时序逻辑电路设计与仿真_第1张图片

任务二

(1) 步骤:

①编写Verilog HDL语言,实现偶数分频器;

②编译,编译成功后建立仿真波形文件,并调整波形文件尺度,直至波形窗口的竖直虚线出现;

③按格子给各输入赋值,并保存仿真波形文件;

④执行仿真命令,观察得到的输出的值,进行逻辑分析;

⑤任务二完成,此时可关闭工程。

(2) 源程序代码

时序逻辑电路设计与仿真_第2张图片

任务三:

①步骤

实现一个带有闪烁功能的共阳极七段数码管的显示译码控制电路(在 1 个数码管上动态循环显示 0~F,每个数字显示时间为 1s)。

可在 clk 的高电平期间让数码管亮,这 clk 低电平期间让数码管灭,达到 闪烁的效果。也可用某个计数器来实现闪烁效果。

②源程序代码

时序逻辑电路设计与仿真_第3张图片

时序逻辑电路设计与仿真_第4张图片

四、实验结果与分析

1.任务一

时序逻辑电路设计与仿真_第5张图片

2.任务二

时序逻辑电路设计与仿真_第6张图片

3.任务三
时序逻辑电路设计与仿真_第7张图片

4.实验总结

经过三次的eda实验课程,已经可以基本掌握Verilog HDL语言的基本语法,也可以用这种语言完成一些加法器、全加器、分频器等设计,对于比较复杂的器件设计,比如本次实验的任务三,通过课上向老师询问解决办法,以及课前对相应的理论知识进行了很好的研习,使得这次实验的任务圆满完成。以后也要在课前及时回顾本次实验课所需的理论知识,避免在课上手忙脚乱,一时半会儿对本次实验手足无措,同时也希望自己在eda上的能力可以进一步得到提升。

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